内存：CL（CAS延迟）设置

核心提示：CL（caslatency）：CAS延迟时间，这是纵向地址脉冲的反应时间，也是在一定的频率不同的标准来衡量记忆的一个重要标志。记忆是负责提供CPU和操作所需的原始数据，而目前CPU…

CL（CAS Latency）：CAS延迟时间是纵向地址脉冲的反应时间，也是在一定频率不同的标准来衡量记忆的一个重要标志。 U3000 U3000

记忆是负责提供CPU运行所需要的原始数据，而目前CPU运行比内存数据的速度，所以在很多情况下，CPU需要等待内存提供数据，这是通常被称为CPU等待时间。较慢的内存速度，更长的CPU等待时间将系统的整体性能也越大。因此，快速的内存是有效提高CPU的效率和整机性能的关键之一。

在实践中，无论什么类型的内存，在数据发送时，发送方必须花一些时间来等待传输请求的响应，也就是说，传输双方必须进行必要的沟通，这会导致一定的传输延迟时间，CL设置，一定一定程度上，反映了后等待时间的记忆是从CPU读取内存数据收到正式开始读取数据所需要的。从中不难看出，同一频率的内存，和较低的CL设置更具有速度优势。

这只是一个基本的CL概念你，事实上，内存延迟的基本要素是绝对比，有称为内存延迟的一个专门术语；latency。理解延迟的形象，我们不妨把内存作为存储数据的数组，或者一个Excel表来确定每个数据的位置，每个数据标记的行和列进行排序，确定后，数据才是行和列的数目。工作记忆，读或写数据存储器控制芯片将第一列地址数据送过去，RAS（行地址选通信号的行地址信号）就被激活，在数据前面的行，需要经过几个执行周期，然后CAS信号（Col列地址选通下列地址信号）被激活。RAS信号和CAS信号之间的几个执行周期是CAS延迟时间的RAS，几个执行周期也在CAS信号执行要求，执行周期大约是2到3个标准PC133 SDRAM和DDR RAM的；4 5个周期。在DDR，真正的CAS延迟时间为2到2.5的执行时间。RAS的时间CAS取决于技术，这是大约5到7个周期，这也是延迟的基本因素。

CL设置较低的内存有更高的优势，这可以从总的延迟时间进行。总的内存延迟时间有一个计算公式，总延迟时间=系统时钟周期；CL模式数+访问时间（TAC）。先了解访问时间（TAC）概念，TAC从时钟访问时间访问时间（TAC）表示时间的读写，而时钟频率表示内存的速度。

举个例子来计算总的延迟时间，例如，一个DDR333内存的存取时间为6ns，其内存时钟周期为6ns（DDR内存时钟周期=×2 /内存频率，DDR400内存的频率是400，那么时钟周期可以计算为6ns）。我们将在主板BIOS的CL设置为2.5，总延迟时间= = 21ns x2.56ns 6ns，如果CL设置为2，那么总的延迟时间x26ns = 6ns = 18 ns的时间，降低了3ns。

从总的延迟时间，该值起着关键作用的大小。所以用户对系统的高要求和喜欢超频通常喜欢买不到CL的记忆。目前，所有的内存颗粒厂商提高DDR除了提高内存时钟频率的性能。我们进一步减少了CAS延迟时间，以提高内存性能。

然而，这并不是说，较低的CL值，表现的更好，因为其他因素会影响数据。例如，缓存的新一代处理器的效率更高，这意味着处理器从内存中直接读取数据较少。此外，列中的数据将更经常访问，所以RAS CAS的概率也大，读书的时间也会增加。最后，有时我们会读取大量数据的同时。在这种情况下，相邻的内存数据将一次读出一次，CAS延迟时间只会发生一次。

选择购买最好的记忆，选择相同的CL设置的内存，因为不同速度的内存混插在系统内，系统会以较慢的速度运行，这是当cl2.5和Cl2的内存同时插在主机，系统会自动在cl2.5状态两存储工作，造成资源浪费。